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0150-30266应用材料线渠道商介绍应用材料对EPE的解决方案：

应用材料公司蚀刻业务部门和图案模块副总裁兼**技术官UdayMitra博士在尼康研讨会上讨论了边缘位置误差（EPE）和逻辑缩放的材料解决方案。

Mitra通过展示材料解决方案如何使NAND，DRAM和逻辑工艺平台受益（图1A）开启了他的演讲。在NAND的情况下，材料解决方案支持从2D到3D技术的过渡，是通过沉积更多层的低应力高均匀度高选择比的超薄的氧化物/氮化物薄膜对以及均匀的蚀刻工艺来实现的（图1B）。

对于DRAM，基于侧墙工艺的图案化技术，如自对准双重图案化（SADP），自对准四重图形化（SAQP）和自对准光刻（SA-LE），以及其他自对准结构使得器件得以持续缩小。在逻辑技术平台下，Mitra说在最近四代工艺节点中，光刻分辨率和需要的最小节距之间的差距已经被材料创新所弥补。

光刻分辨率已经不再是限制摩尔定律的关键因素。现在的限制因素是EPE（Edge Placement Error），定义为图形边缘在任何方向上的偏移，这导致层间的垂直对准偏差。Mitra指出，现今的芯片有多达1000亿个通孔，通常一个通孔位置偏离，会导致芯片失效，即便偏的不是太多，这也会导致与其他金属间距不足，最终影响芯片的可靠性。光刻，蚀刻和沉积工艺都会产生EPE。在EUV光刻的情况下，每个区域内都有许多潜在的因素导致EPE，包括套刻误差，CD均匀性和随机性。



资讯来源：汕头罗克自动化  

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